MATLAB代做|FPGA代做|simulink代做——分布式算法FIR濾波器
發(fā)布時(shí)間：2021/6/4 瀏覽數(shù)：1562
目前FIR濾波器的實(shí)現(xiàn)方法有三種：利用單片通用數(shù)字濾波器集成電路、DSP器件和可編程邏輯器件實(shí)現(xiàn)。單片通用數(shù)字濾波器使用方便，但由于字長(zhǎng)和階數(shù)的規(guī)格較少，不能完全滿足實(shí)際需要。使用DSP器件實(shí)現(xiàn)雖然簡(jiǎn)單，但由于程序順序執(zhí)行，執(zhí)行速度必然不快。FPGA有著規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源，特別適合于數(shù)字信號(hào)處理任務(wù)，相對(duì)于串行運(yùn)算為主導(dǎo)的通用DSP芯片來(lái)說(shuō)，其并行性和可擴(kuò)展性更好。但長(zhǎng)期以來(lái)，F(xiàn)PGA一直被用于系統(tǒng)邏輯或時(shí)序控制上，很少有信號(hào)處理方面的應(yīng)用，其原因主要是因?yàn)樵贔PGA中缺乏實(shí)現(xiàn)乘法運(yùn)算的有效結(jié)構(gòu)。現(xiàn)在這個(gè)問題得到了解決，使FPGA在數(shù)字信號(hào)處理方面有了長(zhǎng)足的發(fā)展。
分布式算法（Distributed Arithmetic，DA）是一種已實(shí)現(xiàn)乘加運(yùn)算為目的的運(yùn)算方法。它與傳統(tǒng)實(shí)現(xiàn)乘加運(yùn)算算法的不同之處在于：執(zhí)行部分積運(yùn)算的先后順序不同。簡(jiǎn)單地說(shuō)，分布式算法在完成乘加功能時(shí)是通過將各輸入數(shù)據(jù)每一對(duì)應(yīng)位產(chǎn)生的部分積預(yù)先進(jìn)行相加形成相應(yīng)部分積，然后再對(duì)各部分積進(jìn)行累加形成最終結(jié)果；而傳統(tǒng)算法是等到所有乘積產(chǎn)生之后再進(jìn)行相加來(lái)完成乘加運(yùn)算的。與傳統(tǒng)算法相比，分布式算法可極大地減少硬件電路規(guī)模，很容易實(shí)現(xiàn)流水線處理，提高電路的執(zhí)行速度。
在實(shí)際中，不僅是對(duì)于濾波器方面，在卷積、相關(guān)、DFT等有乘累加運(yùn)算的地方，都可以使用這種方法實(shí)現(xiàn)。DA設(shè)計(jì)的先決條件是濾波器的系數(shù)h[i]可以通過運(yùn)算得到，那么在技術(shù)部分乘積項(xiàng)h[i]*x[n-1]就變成了一個(gè)常數(shù)乘法（也就是縮放）。DA算法的主要特點(diǎn)是，巧妙地利用查找表將固定系數(shù)的MAC運(yùn)算轉(zhuǎn)化為查表操作，其運(yùn)算速度不隨系數(shù)和輸入數(shù)據(jù)位數(shù)的增加而降低，而且相對(duì)直接實(shí)現(xiàn)乘法器而言，在硬件規(guī)模上得到了極大的改善。
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module fir1(clk,reset,fir_in,fir_in_reg,fir_out,divfre_count_4b,divfre13_clk);
parameter S0=1'd0; //初始狀態(tài)
parameter S1=1'd1; //處理狀態(tài)
input clk;
input reset;
input[11:0]fir_in;
output[12:0]fir_out;
output[11:0]fir_in_reg;
output[3:0]divfre_count_4b;
output divfre13_clk;
reg[12:0]fir_out;
reg[11:0]fir_in_reg;
reg[12:0]shift_buf[7:0];
reg[12:0]add_buf[3:0];
//reg[12:0]state_shift_buf[4-1:0];
reg[12:0]state_shift_buf0;
reg[12:0]state_shift_buf1;
reg[12:0]state_shift_buf2;
reg[12:0]state_shift_buf3;
wire[3:0]table_4b;
wire[11:0]table_out_12b;
reg[12:0]sum;
reg STATE;
reg[3:0]divfre_count_4b;
reg divfre13_clk;
integer i,j,k,l,m,n,p;
always@(posedge clk or negedge reset)
begin
if(!reset)
begin
divfre13_clk<=1'b0;
divfre_count_4b<=4'b0000; //14分頻
end
else
begin
if(divfre_count_4b==13)
begin
divfre_count_4b<=4'b0000;
divfre13_clk<=1'b1;
end
else
begin
divfre_count_4b<=divfre_count_4b+1'b1; //計(jì)數(shù)
divfre13_clk<=1'b0;
end
end
end
always @(posedge clk or negedge reset) //數(shù)據(jù)輸入
begin
if(!reset)
fir_in_reg<=12'b0000_0000_0000;
else
if(divfre13_clk)
fir_in_reg<=fir_in;
end
always @(posedge clk or negedge reset)
begin
if(!reset)
for(i=0;i<=7;i=i+1)
shift_buf[i]<=13'b0000_0000_00000;
else if(divfre13_clk)
begin
for(j=0;j<8-1;j=j+1)
shift_buf[j+1]<= shift_buf[j];
shift_buf[0]<={fir_in_reg[11],fir_in_reg};
end
end
always @(posedge clk or negedge reset)
begin
if(!reset)
for(k=0;k<=4-1;k=k+1)
add_buf[k]<=13'b0000_0000_00000;
else
if(divfre13_clk)
for(l=0;l<=3;l=l+1)
add_buf[l]<=shift_buf[l]+shift_buf[7-1];
end
always @(posedge clk or negedge reset) //有限狀態(tài)機(jī)初始化，比特移位
begin
if(!reset)
begin
//for(m=0;m<=4-1;m=m+1)
//state_shift_buf[m]<=13'b0000_0000_00000;
state_shift_buf0<=13'b0000_0000_00000;
state_shift_buf1<=13'b0000_0000_00000;
state_shift_buf2<=13'b0000_0000_00000;
state_shift_buf3<=13'b0000_0000_00000;
STATE<=S0;
end
else
case(STATE)
S0:begin //初始狀態(tài)
// for(n=0;n<=4-1;n=n+1)
//state_shift_buf[n]<= add_buf[n];
state_shift_buf0<=add_buf[0];
state_shift_buf1<=add_buf[1];
state_shift_buf2<=add_buf[2];
state_shift_buf3<=add_buf[3];
STATE<=S1;
end
S1:begin //處理狀態(tài)
if(divfre_count_4b==4'b1101)
STATE<=S0;
else
begin
for(p=0;p<=11;p=p+1)
begin
state_shift_buf0[p]<=state_shift_buf0[p+1];
state_shift_buf1[p]<=state_shift_buf1[p+1];
state_shift_buf2[p]<=state_shift_buf2[p+1];
state_shift_buf3[p]<=state_shift_buf3[p+1];
end
STATE<=S1;
end
end
endcase
end
assign table_4b[0]=state_shift_buf0[0];
assign table_4b[1]=state_shift_buf1[0];
assign table_4b[2]=state_shift_buf2[0];
assign table_4b[3]=state_shift_buf3[0];
DA_table U_DA(
.table_in_4b(table_4b),
.table_out_12b(table_out_12b)
);
wire[26:0]sign_ex={table_out_12b[11],table_out_12b[11],table_out_12b[11],
table_out_12b[11],table_out_12b[11],table_out_12b[11],
table_out_12b[11],table_out_12b[11],table_out_12b[11],
table_out_12b[11],table_out_12b[11],table_out_12b[11],
table_out_12b[11],table_out_12b[11],table_out_12b[11],
table_out_12b};
always @(posedge clk or negedge reset)
begin
if(!reset)
sum<=27'b0;
else
if(divfre_count_4b==4'b0000)
sum<=27'b0;
else
if(divfre_count_4b==4'b1101)
sum<=sum-delta(sign_ex,divfre_count_4b-4'b0001);
else
sum<=sum+delta(sign_ex,divfre_count_4b-4'b0001);
end
always @(posedge clk or negedge reset)
begin
if(!reset)
fir_out<=27'b0;
else
if(divfre_count_4b==4'b0000)
fir_out<=sum; //濾波器輸出
end
function[13-1:0]delta; //定義移位寄存器左移
input[13-1:0]IQ;
input[3:0]pipe;
begin
case(pipe)
4'b0000:delta=IQ;
4'b0001:delta={IQ[13-2:0],1'b0};
4'b0010:delta={IQ[13-3:0],2'b00};
4'b0011:delta={IQ[13-4:0],3'b000};
4'b0100:delta={IQ[13-5:0],4'b0000};
4'b0101:delta={IQ[13-6:0],5'b00000};
4'b0110:delta={IQ[13-7:0],6'b000000};
4'b0111:delta={IQ[13-8:0],7'b0000000};
4'b1000:delta={IQ[13-9:0],8'b00000000};
4'b1001:delta={IQ[13-10:0],9'b000000000};
4'b1010:delta={IQ[13-11:0],10'b0000000000};
4'b1011:delta={IQ[13-12:0],11'b00000000000};
4'b1100:delta={IQ[13-13:0],12'b000000000000};
//4'b1101:delta={IQ[13-14:0],13'b0000000000000};
//4'b1110:delta={IQ[13-15:0],14'b00000000000000};
//4'b1111:delta={IQ[13-16:0],15'b000000000000000};
default:delta=IQ;
endcase
end
endfunction
endmodule
module DA_table(table_in_4b,table_out_12b);
input [3:0] table_in_4b;
output [11:0] table_out_12b;
reg[11:0] table_out_12b;
always @(table_in_4b)
begin
case(table_in_4b)
4'b0000:table_out_12b=0;
4'b0001:table_out_12b=41;
4'b0010:table_out_12b=132;
4'b0011:table_out_12b=173;
4'b0100:table_out_12b=341;
4'b0101:table_out_12b=382;
4'b0110:table_out_12b=473;
4'b0111:table_out_12b=514;
4'b1000:table_out_12b=510;
4'b1001:table_out_12b=551;
4'b1010:table_out_12b=642;
4'b0011:table_out_12b=683;
4'b1100:table_out_12b=851;
4'b1101:table_out_12b=892;
4'b1110:table_out_12b=983;
4'b1111:table_out_12b=1024;
default:table_out_12b=0;
endcase
end
endmodule
為了可以方便的判斷程序輸出結(jié)果的正確性，我們?cè)诜抡鏁r(shí)采用了幾個(gè)簡(jiǎn)單的數(shù)據(jù)作為采樣后的數(shù)據(jù)輸入。分別采用：1，2，3作為輸入，則經(jīng)過三次計(jì)算對(duì)應(yīng)的輸出應(yīng)為41，241，728，十六進(jìn)制數(shù)為29h，D6h，28Dh。與乘累加方式FIR濾波算法得出的結(jié)果完全一致。
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