其中，模擬信號(hào)調(diào)理電路是用來將模擬信號(hào)放大調(diào)整到ADC的采樣量程之內(nèi)，這樣既能充分發(fā)揮ADC的性能，又能保證采樣數(shù)據(jù)的完整性；ADC是高速數(shù)據(jù)采集系統(tǒng)的核心器件，模擬信號(hào)輸入，數(shù)字信號(hào)輸出；數(shù)據(jù)處理器件有很多種，可以根據(jù)實(shí)際的不同需要進(jìn)行選擇；數(shù)據(jù)存儲(chǔ)器件主要用于存儲(chǔ)數(shù)據(jù)，可以進(jìn)行顯示，回放和數(shù)據(jù)處理等操作；時(shí)鐘電路是比較重要的，時(shí)鐘的穩(wěn)定性和精確性決定著數(shù)據(jù)采集的結(jié)果，所以一般的做法是單獨(dú)設(shè)計(jì)穩(wěn)定的時(shí)鐘電路；觸發(fā)電路實(shí)現(xiàn)外部對(duì)數(shù)據(jù)采集頻率和次數(shù)的控制，傳輸接口用于將數(shù)據(jù)傳輸給計(jì)算機(jī)進(jìn)行后處理。采用單路高速A/D轉(zhuǎn)換器以及存儲(chǔ)器構(gòu)成串行采集系統(tǒng)系統(tǒng)框圖如圖2所示:

        采用單路高速AD轉(zhuǎn)換器和高速存儲(chǔ)電路來構(gòu)成字串行采集系統(tǒng)，系統(tǒng)的采樣就屬于實(shí)時(shí)采樣，適用于任何形式的信號(hào)波形，重復(fù)的或不重復(fù)的，單次的或連續(xù)的。又由于所有采樣點(diǎn)是以時(shí)間為順序，因而易于實(shí)現(xiàn)波形顯示功能。但是采用單片高速A/D芯片和高速存儲(chǔ)器件，會(huì)大大提高系統(tǒng)開發(fā)成本。同時(shí)系統(tǒng)的采樣率就受到A/D轉(zhuǎn)換器最高轉(zhuǎn)換速率以及存儲(chǔ)器寫入速度的限制。因此，單通道數(shù)據(jù)采集系統(tǒng)的采集速度受器件自身參數(shù)的限制，很難再大幅度提高其轉(zhuǎn)換速度。
       其整體FPGA結(jié)構(gòu)如下所示：