其中，模擬信號調理電路是用來將模擬信號放大調整到ADC的采樣量程之內，這樣既能充分發(fā)揮ADC的性能，又能保證采樣數(shù)據(jù)的完整性；ADC是高速數(shù)據(jù)采集系統(tǒng)的核心器件，模擬信號輸入，數(shù)字信號輸出；數(shù)據(jù)處理器件有很多種，可以根據(jù)實際的不同需要進行選擇；數(shù)據(jù)存儲器件主要用于存儲數(shù)據(jù)，可以進行顯示，回放和數(shù)據(jù)處理等操作；時鐘電路是比較重要的，時鐘的穩(wěn)定性和精確性決定著數(shù)據(jù)采集的結果，所以一般的做法是單獨設計穩(wěn)定的時鐘電路；觸發(fā)電路實現(xiàn)外部對數(shù)據(jù)采集頻率和次數(shù)的控制，傳輸接口用于將數(shù)據(jù)傳輸給計算機進行后處理。采用單路高速A/D轉換器以及存儲器構成串行采集系統(tǒng)系統(tǒng)框圖如圖2所示:

        采用單路高速AD轉換器和高速存儲電路來構成字串行采集系統(tǒng)，系統(tǒng)的采樣就屬于實時采樣，適用于任何形式的信號波形，重復的或不重復的，單次的或連續(xù)的。又由于所有采樣點是以時間為順序，因而易于實現(xiàn)波形顯示功能。但是采用單片高速A/D芯片和高速存儲器件，會大大提高系統(tǒng)開發(fā)成本。同時系統(tǒng)的采樣率就受到A/D轉換器最高轉換速率以及存儲器寫入速度的限制。因此，單通道數(shù)據(jù)采集系統(tǒng)的采集速度受器件自身參數(shù)的限制，很難再大幅度提高其轉換速度。
       其整體FPGA結構如下所示：